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设计平台
福建省集成电路设计中心拥有10个创业区总使用面积1000平方米的孵化场所。中心通过PDC（项目资助管理）的方式，与集成电路企业建立合作关系。通过租用的方式向集成电路设计企业提供设计场地和EDA软件共享。企业技术人员既可以在中心内进行设计工作，还可以利用VPN（专用网络）或采用CA认证授权方式接入中心机房，从事开发设计工作。利用EDA公共服务平台的共享，降低中小型集成电路企业的进入门槛，推进企业的快速成长；通过提供公共的服务平台，促成集成电路设计行业的专业化，带动区域整体集成电路企业的设计水平的提高。并引导一批软件企业向集成电路设计企业转换，吸引区域内整机市场与集成电路市场的联合发展。
硬件设备：
| 名称 |
数量 |
规格型号 |
用途 |
| 设计服务器 |
2 |
SUN Fire V 490 M
(4CPU) |
License 服务器 |
| 设计工作站 |
4 |
SUN Blade 2500
(2CPU) |
IC设计 |
| 设计工作站 |
20 |
SUN Blade 1500
(1.5GMHz CPU) |
IC设计 |
| 设计工作站 |
1 |
SUN Blade 150
(650MHz CPU) |
IC设计与技术培训 |
| 网络存储器 |
1 |
NetApp FAS270CS |
NAS网络存储 |
| 自动加载磁带机 |
10 |
SUN StorEdge
L8C2 LTO 3 |
数据备份 |
| FPGA开发系统（Xilinx） |
1 |
Virtex 4/Spartan III |
前端设计 |
| 逻辑分析仪（Agilent） |
1 |
Agilent 16900 Logic
Analysis System |
IC设计 |
| 集成电路简单测试系统（LTX） |
1 |
FUSION CX |
后端测试 |
| 全自动探针台（TEL） |
1 |
|
P-8XL芯片简单测试 |
| 版图打印机 |
1 |
HP DesignJet 4000 |
IC版图打印 |
软件设备：
| 软件名称 |
功能 |
| SYNOPSYS |
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| HDL Compiler |
Verilog RTl 逻辑综合 |
| VHDL Compiler |
VHDL RTL 逻辑综合 |
| DC Ultra |
物理综合 |
| DFT Compiler |
测试综合 |
| Power Compiler |
功耗综合器 |
| Design Vision |
综合器界面 |
| Prime Time |
静态时序分析 |
| DesignWare Library |
标准IP库 |
| Astro Basic UDSM Place & Route |
自动布局布线 |
| Astro PRO Option |
自动布局布线 |
| Star-RCXT |
版图寄生参数提取软件 |
| VCS MX |
RTL仿真器 |
| HSPICE w/Cosmos-scope |
电路仿真 |
| |
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| Cadence |
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| Soc Encounter-L |
物理设计工具 |
| Schematic Composer |
电路设计界面 |
| Schematic Composer Verilog interface |
Verilog电路设计界面 |
| Analog Design Environment |
模拟电路设计界面 |
| AMS Design Environment |
数模混合电路设计界面 |
| Multimode Simulationg |
电路设计仿真器 |
| HSPICE Interface |
HSPICE界面 |
| XL layout Editor |
版图设计工具 |
| Assura DRC |
版图设计规则检查软件 |
| Assura LVS |
版图与原理图一致性检查 |
| Assura RCX |
版图寄生参数提取软件 |
| |
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| Mentor |
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| Calibre DRC |
版图设计规则检查软件 |
| Calibre LVS |
版图与原理图一致性检查软件 |
| Calibre xRC |
版图寄生参数提取软件 |
| DFTAdvisor |
扫描链插入与可测性设计软件 |
| FastScan ATPG |
自动测试向量生成软件 |
| HDL Designer |
HDL设计输入与管理软件 |
| Modelsim SE MixedHDL |
Verilog与VHDL混合仿真软件 |
| Precision RTL Synthesis |
HDL设计RTL级电路综合软件 |
| Maintainance/training |
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